Paritätsgeneratoren und -prüfer

Geräte der Paritätsgenerator- und Prüflogikfamilie sind Geräte auf Komponentenebene, die dazu dienen, die Anzahl der Bits in einem digitalen Wort auszuwerten, die auf 1 gesetzt sind, und ein zusätzliches Paritätsbit zu erzeugen (oder auszuwerten), das angibt, ob die Anzahl der Bits in dem Das auf 1 gesetzte Wort ist gerade oder ungerade. Diese Funktion wird üblicherweise als einfaches Mittel zur Erkennung von Datenfehlern verwendet, die während der Übertragung aufgetreten sein könnten.